Cadence的实施大修IC套件
为了加快时序收敛信号完整性分析，Cadence设计系统公司本周将公布一个全面的板更新其SP＆R（综合，布局和布线）IC实现套件。
新功能包括更快的合成，布线后的时序驱动信号完整性优化，多CPU布线电源规划，数据路径优化和低功耗的合成。
新技术中的几个工具Cadence的RTL-to-GDSII实现浴室的影响。整体SoC设计套件被称为SoC的遭遇，这需要的地方由Cadence去年宣布的集成乐团后来搁置。个人工具包括BuildGates RTL合成，PKS物理综合，硅乐团（SE-PKS）放置和布线。
也是一个新的的工具BuildGates至尊（BGX）它提供了更先进的流水线，数据路径和电源优化比BuildGates。离开目前的公告，是Nanoroute的IC路由器最近随着收购柏拉图设计系统。
“的发布是针对大芯片在0.13微米及以下的，在时序收敛信号完整性是关键问题柯坦乔希说：”在Cadence SP＆R流程，营销总监。 “你需要良好的信号完整性关闭，大家都在谈论的分析，但我们也谈到预防和修复。”
Joshi表示SOC Encounter是“第一个完整的0.13微米及以下的等级制度。”他声称，它现在的速度和容量为20万门或以上。
Joshi表示，PKS与新版本快两倍而BuildGates共享相同的优化引擎快了40％。这种加速是由于更有效的算法，更好的高层次的优化和改进的设计规则支持，“他说。
结果的质量也比较好用6％的平均水平改善延迟和地区的，Joshi说。但也许是最显着的是增加了功耗分析和优化，以PKS。 “我们所看到的设计，适合于降低功耗，平均功耗降低40％，”乔希说。
乔希称KS现在提供“业界第一个紧密集成的物理综合与权力的约束。”竞争工具使用顺序的方法，他说中，PKS用并发力，时序和面积优化，因此不会抵消了。 BGX还提供功耗优化。
